Verilog 언어의 reg와 wire 자료형에 대해 알아보자. 1. reg " Data를 저장하기 위한 변수 " Reg는 data를 저장하기 위한 변수로 다음 값이 할당되기 전까지 현재 값을 유지하므로 procedural assignment를 구현할 때 사용된다. Initial/always block 구문 내에서 출력으로는 반드시 reg를 사용해야 한다. Combinational logic과 sequential logic을 구현할 때 모두 사용 가능하다. 하지만 reg를 사용하여 combinational logic을 구현하면 현재 값을 유지할 필요가 없기 때문에 wire처럼 합성된다. ※ reg과 register는 같은 말이다? reg와 register의 개념이 동일한 것은 아니다. reg라는 자료형을..