SRAM의 동작 - 대기, 읽기, 쓰기 동작

SRAM은 CMOS 인버터의 입/출력이 서로 맞물린 래치 회로와 bitline과 연결된 2개의 acccess 트랜지스터로 구성되어 있다. 이에 따라 서로 반대의 데이터가 저장된 래치 회로의 양단 전압 차에 의해 0과 1을 기록하고 읽는다.

 

CMOS 인버터

SRAM의 구조

이에 따라 속도가 빠르다는 특징이 있지만 집적도가 낮고 가격이 비싸며 소비전력도 크다는 단점이 있다.

 

휘발성 메모리의 한 종류인 SRAM의 동작(대기, 읽기, 쓰기)에 대해 알아보자.

 

 

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0. Bitline 과 wordline

본격적으로 들어가기에 앞서 기본 용어에 대해 정리하자.

 

앞선 포스팅에서 6개의 트랜지스터로 구성된 기본 SRAM cell의 구조에 대해 살펴보았다. 하지만 실제 SRAM 메모리는 단일 셀로 구성된 것이 아닌 여러개의 SRAM cell의 집합, 즉 array 형태로 이루어져 있다. 예를 들어 256bit SRAM이라고 하면 256개의 SRAM cell이 16X16 배열 형태로 구성되어있다.

 

따라서 수많은 SRAM cell 중 우리가 읽고/쓰기를 원하는 특정 대상 cell에 접근하기 위해서는 그 cell 고유의 주소 즉 위치를 알아야 한다. 이를 우리는 bitline, wordline을 통해 정의하기로 한다. 가로줄을 wordline, 세로줄을 bitline으로 정의한다.

 

Bitline 과 wordline

 

SRAM은 양단의 전압차에 의해 읽기/쓰기 동작을 하기 때문에 두개의 BL을 구분하기 위해 BL과 BLb(~BL)로 명명한다. BL과 BLb는 서로 반대되는 데이터를 갖게 된다.

 

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1. Hold mode - 대기 동작

" WL = 0(Low) 이므로 Access tr이 off 상태가 되어 인버터 래치 회로에서 현재 값이 유지 됨 "

이러한 정적인 특성에 따라 SRAM의 S는 static을 의미한다.

 

SRAM 대기 동작

 

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2. Read - 읽기 동작

" SA가 BL간의 전압차를 증폭시켜 데이터를 읽음 "

1. Precharge BL to Vdd & Set WL to 1(High).
2. Access internal node with BL & BLb.
3. Diff.voltage at BL & BLb is amplified by sense amplifier.
4. Output is either Vdd or GND.
5. Return to hold mode.

 ※ SRAM의 bit cell은 누설 전류와 사이즈 측면에서 매우 작게 설계되기 때문에 그 전압차를 판별하기 힘들다. 따라서 BL과 BLb를 Vdd로 precharge하고 cell data에 의해 발생하는 전압차를 sense amplifier로 증폭시킨다.

 

SRAM 읽기 동작

 

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3. Write - 쓰기 동작

" WL = 1(High) 인 상태에서 쓸 데이터를 BL에 주면 데이터가 써짐 "

1. Set WL to 1(High).
2. Write data by setting BL & BLb.
3. Return to hold mode.

※ BL과 BLb에는 각각 반대되는 데이터를 주어야한다.

※ Hold mode로 돌아가 WL = 0이 되면 access tr이 꺼지면서 새로운 데이터가 들어가지 않아 내부 래치 회로에서 현재값을 유지하게 된다. 이에 따라 DRAM처럼 주기적으로 refresh를 해줄 필요가 없다.

 

SRAM 쓰기 동작