토마토의 공부기록

오픽 AL 스크립트 공유 - 수영하기

안녕하세요! 오늘은 오픽에서 "수영"과 관련된 질문에 대한 스크립트를 공유해보려합니다.Description, Habit, Past Experience 세 가지 질문에 대해 준비해봤습니다. Filler는 다다익선이니 꼭 제가 넣은 부분이 아니더라도대답 중에 막힐때나 중간 중간에 다양하게 넣어주세요 * 문법적으로는 잘못된 부분이 있을 수 있어요. 메인포인트(MP)와 표현, 시나리오 위주로 참고해주세요 :) * Filler * Main Point* 강조하는 표현Q) Description 수영을 어디서 하는지? 한지 얼마나 됐고, 자주 가는지, 누구랑 가는지 시나리오 : 사계절 내내 수영할 수 있어서 좋아 > 계절에 따른 제약이 없어 > 실내 운동이기 때문 > 기분 너무 상쾌해 > 비오는 날에도 수영할 수 있어..

안녕하세요! 이번에는 애플 아이맥이나 맥북에서 생길 법한 문제의 해결 방법을 들고 왔습니다!정식 배포가 아니라 .dmg와 같은 설치 프로그램을 통한 응용 프로그램을 설치할 때의 문제인데요. 간단하지만 간단하지만은 않았던 해결 방법을 소개합니다. 여러분도 저와 같은 일반적이지 않은.. 상황에 계실 수도 있으니 일반적인 방법으로 해결이 안 되시는 분들은 4번 방법까지 확인해 주세요 1) .dmg 파일을 열고, 왼쪽의 파일을 드래그하여 오른쪽으로 옮기기프로그램이 설치되고 Finder의 응용 프로그램 리스트에서 찾아볼 수 있습니다.2) 프로그램 열기프로그램을 열면 아래와 같은 경고를 볼 수 있습니다.3) 설정 - 개인정보 보호 및 보안 에 들어가서 설정 바꾸기그림처럼 보안탭에서 '그래도 열기'를 클릭하여 차단된..

안녕하세요! 오늘은 오픽에서 "공원"과 관련된 질문에 대한 스크립트를 공유해보려 합니다.Description, Habit, Past Experience 세 가지 질문에 대해 준비해 봤습니다. Filler는 다다익선이니 꼭 제가 넣은 부분이 아니더라도 대답 중에 막힐 때나 중간중간에 다양하게 넣어주세요 * 문법적으로는 잘못된 부분이 있을 수 있어요. 메인포인트(MP)와 표현, 시나리오 위주로 참고해 주세요 :) * Filler * Main Point* 강조하는 표현Q) Description 공원 묘사 - 좋아하는 공원 시나리오 : 난 한강의 야경이 좋아 > 도시뷰 야경, 분수가 특히 밤에 멋있어 > 야경 보면서 조깅하는 것도 좋아 > 멋진 야경이 다시 한강에 가게 해전략 : - 공원의 하나의 포인트(야경)..

안녕하세요! 오늘은 오픽에서 "집"과 관련된 질문에 대한 스크립트를 공유해보려 합니다.Description, Habit, Past Experience 세 가지 질문에 대해 준비해 봤습니다. Filler는 다다익선이니 꼭 제가 넣은 부분이 아니더라도 대답 중에 막힐 때나 중간중간에 다양하게 넣어주세요! * 문법적으로는 잘못된 부분이 있을 수 있어요. 메인포인트(MP)와 표현, 시나리오 위주로 참고해 주세요 :) * Filler* Main Point* 강조하는 표현Q) Description 집 묘사 시나리오 : 난 내 집에서 침실이 너무 좋아 > 내가 직접 꾸몄거든! > 파란색을 좋아해서 파란색 투성이야 > 어쨌거나 내 집에 너무 만족해서 친구들을 초대하고 싶어전략 : - 최대한 하나의 포인트에만 집중해서 ..

이번 포스팅에서는 반도체 칩을 만들기 위한 설계 과정에 대해 알아보자.회로설계 엔지니어라면 전반적인 flow를 파악하고 있어야 하지만,실무를 하다 보면 "내가 하는 일"만 생각하게 된다.. 앞으로 알아볼 전반적인 flow에 대해 알고 있으면 보다넓은 안목으로 후에 발생할 문제들에 대해 대비한 robust 한 회로를 설계할 수 있다. 반도체 칩 설계 Flow 반도체 칩은 크게 위와 같은 flow에 따라 설계된다. RTL Coding > Verification > Synthetis > STA > Gate-level Simulation > Formal Verification 까지가 front-end 단계이고, 이후 Floor Plan > P&R > Sign-off Verification이 back-end 단계..

DVFS (Dynamic Voltage Frequency Scaling) 이란? DVFS란 dynamic voltage frequency scaling으로 반도체가 저전력 고성능으로 동작하기 위해 최근 SoC에 도입되는 다양한 기술들 중 하나이다. 전압 또는 주파수 혹은 둘 다 동작 시나리오 등에 따라 동적으로 조절하는 기술로 낮은 성능을 요구하는 시나리오에서는 전압과 주파수를 줄이고 고속에서의 고성능을 필요로 하는 시나리오에서는 전압과 주파수를 높여 동작하게 된다. " 저전력 동작 "DVFS는 저전력 동작이 가능하다. 소비 전력은 동작 전압과 주파수에 비례하기 때문이다.

반도체 패키지(Package) 기술의 종류반도체 칩의 패키지 기술 중 SiP, SoC, SCP, PoP에 대해 알아보자 :) - SiP (System in Package) SiP 패키지는 여러 종류의 반도체 소자 (예시로는 프로세서, 메모리, 센서 등)을 하나의 패키지에 통합하여 작은 공간에 하나의 시스템을 구현하는 기술이다. 패키지의 크기를 줄일 수 있다는 특징이 있다. 예시로는 요즘 핫한 HBM을 적용한 패키지이다. HBM 메모리와 로직칩을 하나의 패키지로 만들고 있다. 칩 간의 물리적인 거리, 즉 채널(channel) 길이가 짧기 때문에 신호 지연을 감소시켜 성능을 극대화할 수 있다. 짧은 채널 길이는 signal integrity 특성도 개선한다. Crosstalk이나 신호 간 reflection..

이번 포스팅에서는 베릴로그에서 function과 task에 대해 정리해보았다.Function과 task는 반복되는 코드를 줄이기 위해 베릴로그에서 제공하는 기능이다.비슷한 듯 하지만, function과 task에는 차이가 있으니 이에 유의하여 살펴보자.0. Overview베릴로그에서 function/task는 사용하고자 하는 모듈 내 혹은 별도의 파일에 정의할 수 있다. 별도의 파일에 함수를 define하는 경우, 해당 파일을 `include 구문을 통해 포함시켜야한다.FunctionTask최소 1개 이상의 input 존재함input 제약없음output/inout 없음output/inout 제약없음return 값 존재함output port를 통해 값 전달 가능함다른 function만 호출 가능함 (tas..

반도체 회로설계를 하는데에 자주 언급되는 jitter, skew, slack, slew 그 개념 차이에 대해 알아보자.헷갈리지만 서로 다른 개념을 갖는 특성값이므로, 각각을 정확하게 이해하는 것이 중요하다. 0. Jitter (지터)" 디지털 신호 파형이 시간축상으로 흐트러 지는 현상  "Clock signal이라 함은 일정한 주기를 갖는데 각 주기마다 조금씩 차이가 날 때 이를 jitter라고 정의한다.일정한 주기를 가져야 하는데 주기가 변하는 특성이기 때문에, uncertainty가 발생하여 좋지 않은 특성이다. 1. Skew (스큐)" 가장 빨리 도달하는 clock과 가장 늦게 도달하는 clock의 차이 "Skew(스큐)란 보통 clock signal의 특성으로도 이해할 수 있는데,가장 빨리 도달하..

0. Direct Programming Interface (DPI) 란?Direct Programming Interface (DPI)란 system verilog와 C (혹은 C++)간의 인터페이스로, 상호 간 task 혹은 function을 export/import 하여 사용할 수 있도록 하는 인터페이스이다. 하드웨어 설계 후 검증을 위해 system verilog를 가장 많이 사용할 것이다. C 언어만을 사용하여 하드웨어를 제어하는 데에는 보통 아래와 같은 어려움이 있다. 하드웨어 접근 (access) 자체가 어렵다.Delay를 모델링할 수 없다.이러한 C언어의 제약사항을 DPI를 사용하여 극복할 수 있다. C 코드에서 verilog로 작성된 task를 호출하여 사용하고, 혹은 그 반대, 즉 syst..

회로설계 엔지니어라면 System Verilog가 익숙할 것이라 생각된다. System Verilog는 하드웨어 검증용 프로그래밍 언어이다. Verilog, VHDL과 같은 hardware description language (HDL)로 설계된 하드웨어 설계물을 검증하기 위한 객체 지향 기반 프로그래밍 언어 (Object-Oriented Programming) 이다. 본 포스팅에서는 System Verilog의 기초에 대해 알아보도록 하자. 0. 개요 Verilog, VHDL과 같은 hardware description language를 통해 설계된 하드웨어 모델을 HDL을 사용하여 검증하는 데에는 한계가 있다. 설계에서 검증의 중요성이 커짐에 따라 이를 위해 기존 verilog가 확장된 System ..

Verilog 언어의 reg와 wire 자료형에 대해 알아보자. 1. reg " Data를 저장하기 위한 변수 " Reg는 data를 저장하기 위한 변수로 다음 값이 할당되기 전까지 현재 값을 유지하므로 procedural assignment를 구현할 때 사용된다. Initial/always block 구문 내에서 출력으로는 반드시 reg를 사용해야 한다. Combinational logic과 sequential logic을 구현할 때 모두 사용 가능하다. 하지만 reg를 사용하여 combinational logic을 구현하면 현재 값을 유지할 필요가 없기 때문에 wire처럼 합성된다. ※ reg과 register는 같은 말이다? reg와 register의 개념이 동일한 것은 아니다. reg라는 자료형을..

Procedural assignment의 종류에는 blocking assignment와 non-blocking assignment가 있다. 각 할당문과 그 차이에 대해 알아보자. 1. Blocking Assignment " 기술된 순서대로 동작하는 할당문 " Blocking assignment는 그 이름에서도 알 수 있듯, 현재 statement가 수행되는 동안 block 처리가 되어 다음 statement가 수행되지 않는다. 따라서, 다음 statement에서는 업데이트된 값을 사용하며, 기본적으로 zero-delay를 갖는다. 할당 연산자 = 을 사용한다. 2. Non-Blocking Assignment " 기술 순서와 무관하게 동시에 수행되는 할당문 " Non-Blocking assignment는 ..

Verilog에서 값을 할당하는 구문은 Continuous Assignment와 Procedural Assignment 두 가지가 있다. 각 할당문과 그 차이에 대해서 알아보자. 1. Continuous Assignment - 연속 할당 " Net형 객체에 값을 할당하는 구문 " Continuous assignment 연속 할당문은 assign문을 통해 net형 객체에 값을 할당한다. =의 우변에 값의 변화가 생기면, 즉 이벤트가 발생하면 좌변의 객체에 그 값을 할당하게 된다. 모든 continuous assignment는 우선순위가 없이 우변의 이벤트에 따라 수행되기 때문에, 할당문의 기술순서가 시뮬레이션 결과에 영향을 끼치치 않는다. 연속 할당문을 사용하여 조합논리회로인 combinational lo..

반도체의 대표적인 두 종류인 ASIC과 FPGA에 대해 알아보자. 이는 디지털 IC를 만드는 가장 대표적인 제조방법 두 가지이다. 1. ASIC " Application Specific Integrated Circuit " 주문형(맞춤형) 반도체로 트랜지스터와 연결선이 놓여질 위치에 제한을 두지 않은 반도체 설계 방식이다. FPGA보다 저렴하고 빠르며 전력 효율이 좋다. 하지만 칩이 한 번 완성되면 수정이 어렵기 때문에 초기 비용이 많이 들어 충분한 검증의 과정이 필요하다. 이러한 특징에 따라 대량 생산에 적합하다. 일반적으로 ASIC으로 칩을 생산하기 전에 FPGA를 사용하여 회로를 검증하게 된다. 2. FPGA " Field Programmable Gate Array " 트랜지스터와 연결선이 놓여질 ..